隨著集成電路快速發(fā)展到先進(jìn)工藝，SoC設(shè)計(jì)的規(guī)模和復(fù)雜性都迅速增加。時(shí)鐘網(wǎng)絡(luò)的質(zhì)量對(duì)整個(gè)設(shè)計(jì)的性能影響也越來越大。時(shí)鐘設(shè)計(jì)方面的問題會(huì)導(dǎo)致項(xiàng)目的延遲、設(shè)計(jì)的修改，甚至芯片量產(chǎn)的失敗。因此，我們必須在設(shè)計(jì)過程中盡可能早地考慮時(shí)鐘設(shè)計(jì)的潛在風(fēng)險(xiǎn)。
對(duì)于前端和中端工程師，在簽署RTL代碼sdc文件之前，需要避免對(duì)時(shí)鐘綜合不友好的時(shí)鐘結(jié)構(gòu)和不適當(dāng)?shù)臅r(shí)鐘約束；對(duì)于后端工程師，為了減少CTS設(shè)計(jì)周期，需要通過檢查時(shí)鐘網(wǎng)絡(luò)的物理分布和分析時(shí)鐘結(jié)構(gòu)來優(yōu)化CTS策略，在下一輪迭代之前，進(jìn)行時(shí)鐘綜合結(jié)果瓶頸分析和修改。所有這一切都需要設(shè)計(jì)者大量的努力和多年的經(jīng)驗(yàn)積累。
Empyrean ClockExplorer?提供了一站式時(shí)鐘分析和質(zhì)量檢查平臺(tái)，解決不同設(shè)計(jì)階段的時(shí)鐘設(shè)計(jì)難點(diǎn)，可以有效縮短時(shí)鐘設(shè)計(jì)周期，取得更好的時(shí)鐘綜合結(jié)果。它的時(shí)鐘結(jié)構(gòu)圖形展示功能，幫助用戶清晰掌握時(shí)鐘的結(jié)構(gòu)與相互關(guān)系，制定更好的CTS策略?；谝?guī)則檢查的時(shí)鐘質(zhì)量檢視系統(tǒng)集成了豐富的時(shí)鐘檢查條目，可以幫助用戶對(duì)時(shí)鐘設(shè)計(jì)質(zhì)量進(jìn)行評(píng)估和把控，快速找到瓶頸問題，提高設(shè)計(jì)質(zhì)量。
Empyrean ClockExplorer?的時(shí)鐘結(jié)構(gòu)示意圖為用戶提供了清晰、簡(jiǎn)潔的時(shí)鐘結(jié)構(gòu)展示方法，基于規(guī)則的時(shí)鐘質(zhì)量檢視系統(tǒng)可以有效評(píng)估各階段的時(shí)鐘設(shè)計(jì)質(zhì)量，獲得了用戶的廣泛認(rèn)可。
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