Empyrean ClockExplorer

　　隨著集成電路快速發(fā)展到先進工藝，SoC設計的規(guī)模和復雜性都迅速增加。時鐘網(wǎng)絡的質(zhì)量對整個設計的性能影響也越來越大。時鐘設計方面的問題會導致項目的延遲、設計的修改，甚至芯片量產(chǎn)的失敗。因此，我們必須在設計過程中盡可能早地考慮時鐘設計的潛在風險。

　　對于前端和中端工程師，在簽署RTL代碼sdc文件之前，需要避免對時鐘綜合不友好的時鐘結(jié)構(gòu)和不適當?shù)臅r鐘約束;對于后端工程師，為了減少CTS設計周期，需要通過檢查時鐘網(wǎng)絡的物理分布和分析時鐘結(jié)構(gòu)來優(yōu)化CTS策略，在下一輪迭代之前，進行時鐘綜合結(jié)果瓶頸分析和修改。所有這一切都需要設計者大量的努力和多年的經(jīng)驗積累。

　　Empyrean ClockExplorer?提供了一站式時鐘分析和質(zhì)量檢查平臺，解決不同設計階段的時鐘設計難點，可以有效縮短時鐘設計周期，取得更好的時鐘綜合結(jié)果。它的時鐘結(jié)構(gòu)圖形展示功能，幫助用戶清晰掌握時鐘的結(jié)構(gòu)與相互關系，制定更好的CTS策略?；谝?guī)則檢查的時鐘質(zhì)量檢視系統(tǒng)集成了豐富的時鐘檢查條目，可以幫助用戶對時鐘設計質(zhì)量進行評估和把控，快速找到瓶頸問題，提高設計質(zhì)量。

　　Empyrean ClockExplorer?的時鐘結(jié)構(gòu)示意圖為用戶提供了清晰、簡潔的時鐘結(jié)構(gòu)展示方法，基于規(guī)則的時鐘質(zhì)量檢視系統(tǒng)可以有效評估各階段的時鐘設計質(zhì)量，獲得了用戶的廣泛認可。